(asistent) Tudor Visan
2015 · Sesiune · 331CA CA
Colocviu de laborator CN2
30 ianuarie 20151 fișier, 1 imagine
Calculatoare Numerice 2
11 subiecte
2015
2014
Decebal Popescu
2014 · Sesiune · 333-334 CB
1. a) Specificati stagiile unei instructiuni in pipeline. b) Specificati care sunt modurile de scriere intr-o memorie cache si care dintre ele foloseste dirty bit. c) Din ce este compusa o adresa generata de ALU? d) Descrieti predictia cu istorie locala. 2. Se da programul de mai jos. Precizati hazardul ce apare in program si tipul acestuia. i1: add r3, 4(r4) i2: mov r3, r5 3. Se considera urmatoarea secventa de cod: P11: lw $1, 40($6) P12: beq $2,$0, Label: pp $2=$0 P13: sw $6, 50($2) Label: add $2, $3,$4 sw $3, 50($4) Se presupune ca toate salturile sunt perfect predictibile (nu avem hazarduri structurale). Daca avem o singura memorie (instructiuni si date) exista un hazard structural ori de cate ori citim o instructiune in acelasi ciclu de ceas in care o instructiune acceseaza datele. Acest tip de hazard va fi rezolvat intotdeauna in favoarea instructiunii care acceseaza date. Care este timpul total de executie a instructiunilor prin banda de asamblare presupunand ca avem o singura memorie si ca banda de asamblare are 5 stagii Se pot adauga nop-uri pentru solutionarea hazardelor in acest caz ? 4. Descrieti RAID 5. 5. Se da programul de mai jos. Unde se poate muta DSUBU daca stim ca R4 nu a fost utilizat dupa OR? DADDU R1, R2, R3 BEQZ R12, skip DSUBU R4, R5, R6 DADDU R5, R4, R9 skip: OR R7, R8, R9
10 februarie 2014
Decebal Popescu
2014 · Sesiune · 331-332 CB
1. a) Dati un exemplu de decizie intarziata. b) Ce este UMA si NUMA? c) Ce intelegeti prin dependenta de iesire? d) Ce intelegeti prin antidependenta? 2. Se da programul de mai jos. Spuneti daca apar hazarde in programul dat si daca exista specificati unde apar si tipul lor. Prezentati versiunea programului fara hazarde. lw $t1, 0($t0); lw $t2, 4($t0); add $t3, $t1, $t2; sw $t3, 12($t0); lw $t4, 8($t0); add $t5, $t1, $t4; sw $t5, 16($t0) 3. Se da programul de mai jos. Specificati hazardele ce apar in program si prezentati executia programului fara hazarde. P11: lw $1, 40($6) P12: add $6, $2, $2 P13: sw $6, 50($t1) 4. Se da o memorie cahe ce are 4 blocuri de cate un cuvant. Stiind ce memoria este cu asociativitate partiala pe 2 cai, sa se specifice numarul de esecuri pentru secventa urmatoare de adrese: 0, 8, 0, 6, 8, 6, 8, 8, 0. 5. Fie programul de mai jos. Sa se specifice ce tip de predictor este folosit. Este acest preditor mai bun decat predictorul pe 2 biti? DADDIUR3, R1, #-2 BNEZR3, L1 DADDR1, R0, R0 L1: DADDIUR3, R2, #-2 BNEZR3, L2 DADDR2, R0, R0 L2: DSUBUR3, R1, R2 BEQZR3, L3
10 februarie 2014
Decebal Popescu
2014 · Sesiune · 334 CC
1. a) Definiti hazardul de date. b) Ierarhiile de memorie folosesc principiul localizarii temporale sau spatiale? Justificati. c) Cum sunt timpii intr-un pipeline (pentru fiecare stagiu)? d) Descrieti predictorul pe 2 biti. 2. Se da programul de mai jos. Precizati daca exista hazarde in programul dat si daca exista specificati tipul acestora si cum se rezolva. lw $s0, 20($t1) sub $t2, $s0, $t3 3. Se da programul de mai jos. Precizati daca exista hazarde in programul dat si daca exista specificati tipul acestora si cum se rezolva. i1: lw r1, 0(r2) i2: sub r4, r1, r5 i3: and r6, r1, r7 i4: or r8, r1, r9 4. Se da o memorie cahe ce are 4 blocuri de cate un cuvant. Stiind ce memoria este cu corespondenta directa, sa se specifice numarul de esecuri pentru secventa urmatoare de adrese: 0, 8, 0, 6, 8, 6, 8, 8, 0. 5. Se da programul de mai jos. Unde se poate muta DSUBU daca stim ca R4 nu a fost utilizat dupa OR? DADDU R1, R2, R3 BEQZ R12, skip DSUBU R4, R5, R6 DADDU R5, R4, R9 skip: OR R7, R8, R9
10 februarie 2014
Dan Tudose
2014 · Sesiune · 331+334 CA
Prima sesiune 2014 Al doilea examen, 3 februarie 2014, grupele 331 si 334 CA 50 de minute pentru cele 10 intrebari, closed book. 50 de minute pentru cele 3 probleme, open book (laptop, internet, slide-uri, carti etc.) no web-chat.
3 februarie 20142 fișiere
Dan Tudose
2014 · Sesiune · 332+333 CA
Prima zi 28.01.2014 Partea 1 (4p) 1. daca ai linii de 2 ori mai lungi in cache spune ce se intampla cu miss obligatoriu, miss de conflict si miss de capacitate 2. daca ai linii de 2 ori mai scurte (cache e la jumate din capacitate pt ca se pastreaza asociativitatea si inca ceva) ce se intampla cu hit time, miss rate si miss penalty 3. Se da urmatoarea secventa de cod: add.d f0, f1, f8 add.d f2, f3, f8 add.d f4, f5, f8 add.d f6, f7, f8 Care din urmatoarele tehnici va aduce o imbunatatire pentru codul de mai sus: -branch prediction -out of order execution cu register renaming -superscalar 4. daca ai pagini de 2 ori mai mari ce se intampla cu rata de miss si cu TLB reach 5. secventa de cod cu 2 for-uri BEFORE si AFTER 6. la fel ca la 5 si intrebarea de la 5 si 6 era daca merge mai bine dupa sau nu 7. problema cu cache, lungimea unei linii W = 4B, adrese de 16 biti, ma rog numai stiu exact, sa zici campurile dintro adresa (tag, index linie, offset) 8. Descrieti, pe scurt, modul de functionare al unui controller DMA. 9. enumera 3 magistrale si la ce folosesc 10. in ce consta consistenta secventiala (asta era la multiprocesoare) Partea 2 (1p) Este partea de problema care consta din 3 exercitii revin cu ele cand fac rost In principiu erau probleme cu speedup, performanta si numarat miss-uri intr-un cache.
29 ianuarie 2014
Dan Tudose
2014 · Restanțe · CA
Subiect examen teorie si problema
8 septembrie 20142 fișiere, 2 imagini
2012
Adrian Petrescu
2012 · Sesiune · 333 / 334 CA
1 februarie 2012 Teorie ( 55min ): 1. Tabela de pagini in memoria principala. 2. Integrarea memoriei virtuale cu TLB si cache 3. O problema de calcul al timpului de acces la memorie. Acces la memoria cache 1 ns, miss ratio 10%, acces mem principala 20ns hit ratio 0%. Trebuia folosita o formula din curs. 4. Ne-a dat o secventa de instructiuni si ne-a intrebat ce tip de hazard apare. Era fix secventa din curs de la hazardul de date, cea rezolvata prin forwarding. Aveam de desenat cele doua diagrame de acolo( problema + solutie ). 5. La fel ca la 4, o secventa de instructiuni cu beq. Ce tip de hazard apare ( de control ). Problema ( 30 min ): Aceleasi referinte ca in pdf-ul de pe site-ul de probleme. Memorie cache de 16 cuvine. Trebuia facuta o mapare set asociativa pe 4 cai, cu blocuri de dimensiune un cuvant. Specificat miss/hit pentru fiecare refetinta + starea finala a memoriei ( politica de inlocuire LRU ).
1 februarie 2012
2011
Adrian Petrescu
2011 · Sesiune · 332/333 CA
20 Ianuarie Teorie: 1) Formatul instructiunilor procesorului MIPS 2)Memoria Cache exemple, tipuri de mapari 3)Hazarde de control 4)Schema de comanda pentru memorie cu 4 blocuri de memorie cu adrese intretesute si porturi de acces 5)O solutie software pontru memoria virtuala Probleme: 1)Similar tipului 1 din problemele de pe site numai ca memoria era mapata direct(adica nu FIFO) 2)Se dadeau o serie de instructiuni si se cerea sa se determine toate apartiile de hazarde de date si pentru prima de explicat ca la el in curs(cu if id mem ex si wb la momente de timp) 3)Similar cu 1 doar ca maparea se facea asociativ pe 2 cai(16 cuvinte in memoria cache si un bloc continea un cuvant). Nu cred ca a picat mai mult de o persoana. Corectarea a fost ok(trebuie scris cate ceva la fiecare subiect de teorie). La probleme noi am citit si am incercat sa intelegem ce ne-a pus proful pe curs. Daca citesti cursul de hazarde si memorie cache e ok.
20 septembrie 2011
2010
Adrian Petrescu
2010 · Sesiune · CA
Teorie : 1. Schema de la DLX (organigrama) cu imbunatatirea pt hazarde de control + sa se scrie niste comenzi pentru IF si ID (instruction load si fetch) 2. Tipuri de intruperi 3. Memoria cache tipuri de mapare + exemple 4. Organigrama la instructuinile de Jump (J, JRE ...) 5. din tema procesoare superscalar -> cateva fraze Problema : A fost aproape identica cu cea din curs -> memoria cache cu mapare directa -> Trebuia modificat sa fie Write Through - Memoria cache - Intreruperile - J,JR,JALR ... - o schema la DLX - o intrebare din teme 1. O schema de la reprezentarea abstracta a ... nu stiu cui intr-o perioada de ceas si sa se calculeze timpul nu stiu care pentru LOAD. 2. Formatele microinstructiunilor pentru DLX (nu alea I, R, J, ci altele... de vreo 62 de biti...) Citez: e o diferenta de la cer la pamant intre microinstructiuni si instructiuni... eu domnilor am scris o carte despre microcontrollere in 1975!!! pai da!!! 3. Executia in BA fara stall-uri a=b+c, d=e-f (la subiectul asta a punctat la toata lumea 0.25, desi ii scriai exact ca in curs... nu dom'le... ca sa vezi... in fine, dupa discutii a marit la aproape toata lumea si a dat maximul pe acest subiect, cand i-am dus cursul sa vada si el exact ca am scris toti bine). 4. Organizarea memoriei pe blocuri multiple cu 4 porturi (aici a punctat 1 punct la aproape toti ca cica nu facuse nimeni cu 4 porturi... no comment) 5. (din tema) Speedup & Legea lui Amdahl. Problema: Memoria cache - aia cu mapare directa. Exact cea de la ultimul curs, trebuia sa pui niste biti v si d - unde d = dirty bit - sa explici solutia propusa, schema bloc, instructiunile de citire/scriere... si alte balarii... Aproape toata lumea a luat 6 la problema indiferent de ce faceai. In concluzie "pai dupa ce ca n-ati fost la curs veniti cu pretentii!" Omul a fost foarte nervos de la inceput la sfarsit. A venit cu o falca in cer si una in pamant "da dumitale cine ti-a dat voie sa vorbesti??" (l-a intrebat pe un coleg cand acesta a cerut lamuriri suplimentare). S-au luat 2 de 10, 2 de 9, restul 8 si 7 (multi de 7 mariti ulterior) si 6. Regula a fost ca >7.1 = 8 si tot asa...
20 septembrie 2011
Adrian Petrescu
2010 · Sesiune · 33x CA
Subiecte 21.01.2010 CN2 Teorie: 1. DLX in BA cu imbunatatiri. De precizat ce instr se executa la IF si ID. 2. Mem cache. Tipuri. Exemple. 3. Memorie virtuala cu TLB si cache 4. Specificatiile comenzii pentru DLX (schema de la pag 12 din CursCN2_3 5. Dispozitivele de I/E mapate in memorie. Schema bloc. Probleme: 1. Ptr sirul dat ca exemplu pe curs. Se cerea o solutie hardware, si hitRatio ptr maparea LRU 2. Ce tip de hazarde apar + solutionare pr urmatoarea secventa (nu stiu daca e chiar riguros sintactic dar cam asa era): lw $t1 0($t0) lw $t2 4($t0) add $t3 $t1 $t2 sw $t3 12($t0) lw $t4 8($t0) add $t5 $t1 $t4 sw $t4 16($t0) 3. mapare complet asociativa LRU ptr 16 blocuri. Se cere tabela de pagini + tabela cu cerere si daca e hit sau nu
20 septembrie 2011